Nevíte někdo o konverzním nástroji syntetizovatelného zdr. textu VHDL do JEDEC file (programovací soubor pro GAL) ? Trochu jsem hledal po webech (linuxsoft, freshmeat apod.), ale zatím jsem na nic nenarazil.

Vzhledem k tomu v jakych rozmerech se klasicka PAL/PLA/GAL programovatelna logika vyrabi, tak mi prijde, ze VHDL/Verilog opravdu neni vhodny programovaci jazyk pro takle mala zarizeni. Klasicky se pouziva vec, ktere se rika PAL assembler, ackoli to s klasickym assemblerem (ve smyslu jazyka symbolickych adres) nema mnoho spolecneho, vstupem jsou vicemene logicke funkce v algebraickem tvaru, vysledkem bitstream pro konkretni PLD.

"JEDEC file" je takovy lehce zvlastni format binarniho souboru, jeho obsah je samozrejmne zavisly na cilove soucastce a jeji vnitrni architekture. Pricemz u tech malych PLD typu 16V8 ci 22V10 je vnitrni architektura vicemene nezavisla na vyrobci, standardizovana a zejmena dokumentovana, takze neni problem psat vlastni (treba opensource) na vyrobci nezavisle nastroje generujici bitstream.

Na VHDL/Verilog potrebujete neco vetsiho, at uz CPLD nebo FPGA. A tam narazite na to, ze vyrobci si obvykle velmi chrani specifikaci formatu bitstreamu a tim vas vicemene nuti pouzivat jim dodavany nastroj, ktery je obvykle uzavreny a mnohdy pomerne drahy (a prakticky univerzalne uzivatelsky neprivetivy a spatne naprogramovany). Jsou jiste vyjimky, ale ani jeden ze dvou az trech prednich vyrobcu programovatelne logiky tou vyjimkou neni.